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  1. 安装路径不能出现中文、中文符。否则可能会出现打不开程序的情况。

  2. 工程目录、名称填写：工程目录中不能有汉语、空格等字符，否者路径会出现乱码并且不能够打开

  3. 新建的文本要先保存才能运行调试

  4. 出现这个报错的时候 Error (10170): Verilog HDL syntax error at SEG7.v(5) near text: ")"; expecting an operand. Check for and fix any syntax errors that appear immediately before or at the specified keyword. The Intel FPGA Knowledge Database contains many articles with specific details on how to resolve this error. Visit the Knowledge Database at https://www.altera/support/support-resources/knowledge-base/search.html and search for this specific error message number.
    我们看一下报错行，发现是always语句有点问题

    查阅相关资料我们发现alway@()语法需要在括号里面填入一个参数，当无参数传递进去是可用* 代替 如下图

  5. 在完成作业的时候有好几个问我bug的时候发现出现好几个case语句的问题



我们可以看到上面两个图片都是begin end语句放的位置有问题，正确写法应该如下图


上面图片里面虽然没有语法错误，在调试的时候也不会报错，但是因为Verilog语言没有break语句，不能在每个case后面加上break，会出现c语言 switch-case语句里面不加break语句类似的错误，还是建议大家规范书写，使用begin end语句

  1. 当出现这个报错的时候
    Error: Top-level design entity " " is undefined

    原因是verilog文件（.v）里的模块名和顶层实体名(Top-level design entity，一般就是.v文件的文件名)不一致。

    将两个命名改的一致就解决问题了

  2. 还有一些小问题如图将endcase 和endmodule当成两个单词分开写的

    正确写法

endcase
endmodule

本文标签： 可能出现错误QuartusPrime

版权声明：本文标题：Quartus Prime使用时可能出现的错误 内容由热心网友自发贡献，该文观点仅代表作者本人， 转载请联系作者并注明出处：https://www.elefans.com/xitong/1725430187a1022824.html， 本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如发现本站有涉嫌抄袭侵权/违法违规的内容，一经查实，本站将立刻删除。