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2024年5月7日发(作者：)
目 录
1 概述 .........................................................................错误!未定义书签。
1.1数字时钟的工作原理 ..................................................................... 1
1.2设计任务 ......................................................................................... 1
2 系统总体方案设计 ................................................................................ 2
3 VHDL模块电路设计 ............................................................................. 3
3.1模块实现 ......................................................................................... 3
3.1.1分频模块pinlv
............................................................................... 3
3.1.2按键去抖动模块qudou
................................................................... 5
3.1.3按键控制模块self1
......................................................................... 6
3.1.4秒、分六十进制模块cantsixty
........................................................ 7
3.1.5时计数模块hourtwenty
................................................................... 9
3.1.6秒、分、时组合后的模块
............................................................... 9
3.1.7数码管显示模块
........................................................................... 10
3.2数字时钟的顶层设计原理图 ....................................................... 13
3.3系统仿真与调试 ........................................................................... 14
结束语 ...................................................................................................... 16
参考文献 .................................................................................................. 17
致谢 .......................................................................................................... 18
附录 源程序代码 .................................................................................... 19
1 概述
1.1数字时钟的工作原理
数字钟电路的基本结构由两个60进制计数器和一个24进制计数器组成，分别对
秒、分、小时进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数
器清零，重新开始计时。秒计数器的计数时钟CLK为1Hz的标准信号，可以由晶振
产生的50MHz信号通过分频得到。当数字钟处于计时状态时，秒计数器的进位输出
信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计
数信号，每一秒钟发出一个中断给CPU，CPU采用NIOS，它响应中断，并读出小时、
分、秒等信息。CPU对读出的数据译码，使之动态显示在数码管上。
1.2 设计任务
设计一个基于VHDL的数字时钟，具体功能要求如下：
1
．在七段数码管上具有时--分--秒的依次显示。
2
．时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小
时按
24
进制计数，分、秒按
60
进制计数。
3
．整点报时，当计数到整点时扬声器发出响声。
4
．时间设置：可以通过按键手动调节秒和分的数值。此功能中可通过按键实现
整体清零和暂停的功能。
5
．
LED
灯循环显示：在时钟正常计数下，
LED
灯被依次循环点亮。
2 系统总体方案设计
版权声明：本文标题：基于VHDL的数字时钟设计 内容由热心网友自发贡献，该文观点仅代表作者本人， 转载请联系作者并注明出处：https://www.elefans.com/xitong/1715096131a434898.html， 本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如发现本站有涉嫌抄袭侵权/违法违规的内容，一经查实，本站将立刻删除。
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