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前边我们已经了解了SystemVerilog中case家族的casex和casez(硅芯思见:【80】casez和casex谁是谁),SystemVerilog会对case语句所有的分支按照选择分支项出现的顺序进行解析,此时的解析过程类似于if...else...结构,因此很多EDA工具(类似综合工具等)会将所有的选择分支项按照析构顺序进行优先级优化,而仿真时可能设计人员期望的case语句结构中所有的选择分支是并行的,这样就有可能导致实际综合出来的电路结构与设计期望的不一致。为此,SystemVerilog中引入了unique和priority,用以“告诉”EDA工具如何“对待”case的各个分支。本文将示例unique和priority在case(包括casex和casez,后文均已case为例进行说明)语句结构中的使用。

1 unique case

格式如下:

关键字unique位于case之前,就是表明设计的意图就是要求所有的选择分支都是互斥的。使用unique后,case选择分支出现的顺序将不是最重要的,所有的选择分支优先级相同,即将会同时被解析。并且使用unique后,选择分支必须唯一,软件在解析unique case结构时,会检查所有的选择分支是否互斥,如果不互斥,在仿真运行时会产生warning。此时当case表达式被解析时,选择分支只能有一个分支与之匹配。

【示例】 

本文标签: caseUniquePriority