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由于一个homework要用到vivado,心想着不就也是个verilog的仿真工具应该跟ISE没差多少。没想到编写程序并不是最难的,难倒我的反而是vivado的下载安装以及与moldelsim的联合仿真。所以用这个贴子分享一些程序配置的心得,希望能够帮到也被程序配置搞到头大的你!
目录
一、vivado安装下载
1.上官网 Downloads (xilinx)
2.开始安装
3.如果实在有步骤错误,需要卸载重装
二、vivado的IP核调用(附一些使用技巧)
三、vivado与modelsim的联合仿真(***)
1.ip核编译至modelsim
2.实现联合仿真
四、结语
一、vivado安装下载
vivado的官网是有免费的下载资源的,而且申请xilinx账号就可以免费下载并获得license,所以还是很香的。或者如果你有友善的学长学姐可以直接从硬盘把vivado拷给你那也是极好的。
我主要分享在官网下载vivado的方法
(开始安装前的tips:
1.保证一定有一个盘的内存足够大,起码要25+45个G!!!!安装包21G左右&完全版程序40G左右
2.一定一定切记切记压缩包、安装包路径不要含有中文!!!!不然一定会出现乱码错误(建议大家特意开一个全英文的盘专门安装这类应用程序,因为大多数程序的要求都是全英文路径)
3.把所有360安全之类的软件都关掉最好
)
1.上官网 Downloads (xilinx)
这个是外网所以还要翻墙,至于如何翻墙可以自己搜索办法解决嗷
由于之前有学姐给我推的是2019.1版本所以我还是选的2019.1,大家其实可以自选,哪个版本好像都差不多可以用。
然后选择这个all os 的21.39GB的安装包,这个时候会跳出来下载一个700MB的安装包,甚至连名字都一样。但这个是个假的!!不要沾沾自喜以为规避了申请xilinx账号的歪路子!真正的安装包还需要你申请xilinx账号并且完善你的个人信息才行!
点击下载连接之后会跳转至账号登陆界面,没有账号的话直接创建一个就好!(如果你是大学生的话最好用你的学校官方mail账号申请,qq邮箱似乎xilinx不太瞧得起的亚子~~)
账号创建完毕之后就会跳转至要你完善个人信息(companyname建议直接写自己的学校,而且地址不可是中文,我的做法是把中文地址放有道翻译然后粘贴过来)
2.开始安装
信息完善之后就可以正式开始安装啦!(还是切记切记安装路径没有中文!!)
点击安装程序开始安装(跳出安装界面的时间有点漫长,所以不要着急耐心等待!)
下面一步需要特别注意,要选择第三个才是所有功能齐全的(虽然带来的结果是内存将近45G)
如果贪图方便选择了vivado HL WebPACK,虽然只要20几个G但是带来的是一些开发板子的缺失以及一些功能的缺失。(比如我就贪图内存小安装了第一个,结果导致仿真要求的板子型号没有,而添加板子型号会遇到个人账户信息完全无法登录的问题,这里可以先开一个坑,等烤漆过了来把这个问题说一说)
而选择第三个版本就没有以上的问题了
最后选择好安装路径就可以安心开始等安装完成啦!
至于后续还有license问题,可以去官网申请或者有贴主已经分享出来了。
3.如果实在有步骤错误,需要卸载重装
我的建议就是,如果有地方真的弄错了,别怕麻烦,卸载再重新一步一步安装是最靠谱的方法!
这里推荐一个卸载贼好用的软件:geekuninstall 可以自行百度安装
二、vivado的IP核调用(附一些使用技巧)
这里先推荐一位博主的帖子,对于没接触过verilog开发的人来说非常有帮助!当然,第一次用vivado进行verilog的人也可以从中获益哦!
Vivado FPGA设计基础操作流程:Vivado的基本使用_知之好之乐之的博客-CSDN博客_vivado添加新的fpga型号
然后就是ip核的调用,这里也推荐一位博主的帖子
Vivado调用IP核详细操作步骤_FPGA技术江湖的博客-CSDN博客_vivado调用ip核
然后我主要想分享的一些技巧
第一个是如何实例化:点开.veo文件就可以进行实例化啦
需要注意的是,ip核里的文件都是readonly的,所以自己手动修改不了的
第二就是敢写,敢写才能发现错误,只是看永远都想不明白哪里有错。
三、vivado与modelsim的联合仿真(***)
这是最最重要的一步,也是卡在我面前最后一道难关。我本想跳过modelsim的仿真,用vivado进行仿真,但是速度实在是慢到令人怀疑人生。所以我还是被迫看教程一步一步进行调整。
1.ip核编译至modelsim
modelsim添加vivado仿真库的方法_中国疯-CSDN博客_modelsim vivado
这里有一个现成的方法,也是学姐推荐给我的
不过我按照教程一步一步做好之后却仍然无法跳到modelsim仿真,所以我还是进行了环境变量的更改!
由于我已经在我的电脑里添加了这个环境变量,所以就不再重复这个过程了,第一次添加环境变量的同学点击新建,然后变量名是modelsim,变量值就是modelsim.ini的文件位置
2.实现联合仿真
然后点击apply就可以了!(注意,我的apply在截图中是灰色的,但是第一次编辑的人应该是加粗黑体可以点击的,点击后变为灰色即为apply成功!所以看到半天没反应没有别的界面弹出不用着急啦)
点击Run simulation---Run Behavioral Simulation modelsim就乖乖跳出来仿真了!!!
四、结语
本来因为烤漆快到了偷懒不想写这篇blog,但是学姐的一句话还是狠狠点醒了我:“翻过了山不是拿来在朋友圈吐槽发发牢骚的,上山的路才更为珍贵和值得记录”
所以还是把这个blog写出来了!以及狠狠感谢学姐!
希望之后的verilog编写能够顺利!
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