FPGA IP核之PLL锁相环

锁相环"/>

FPGA IP核之PLL锁相环

1.功能

PLL(Phase Locked Loop,及锁相环)是最常用的IP核之一，其性能强大，可以对输入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望时钟，实际上，即使不想改变输入到 FPGA 时钟的任何参数，也常常会使用 PLL，因为经过 PLL 后的时钟在抖动（Jitter）方面的性能更好一些。Altera 中的 PLL 是模拟锁相环，和数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可调；缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）。

2.PLL四种输出模式

2.1 In normal mode（普通模式）：

仅在进入管脚时和到达芯片内部第一级寄存器时的相位
相同，但是输出的时钟相位无法保证相同（此模式下最好不要用作于对外输出）；

2.2 In source-synchronous compensation Mode（源同步补偿模式）：

使得进入管脚时的数据和上升沿的相位关系与到达芯片内部第一级寄存器时数据和上升沿的相位关系保持不变（通过调整内部的布局布线延时做到的，用于数据接口，特别是高速的情况下）；

2.3 In zero delay buffer mode（零延时模式）：

对外输出的时钟和参考时钟同相位（更适合于时钟的外部输出）；

2.4 With no compensation（无任何补偿模式）：

因为没有任何补偿，所以会由延时产生的相移。如果没有特殊要求我们选择默认的普通模式即可。

3.PLL引脚

异步复位管脚 areset :进行异步复位，高电平有效
锁定管脚locked:表示输出时钟稳定，高电平有效

参考资料：征途Pro《FPGA Verilog开发实战指南——基于Altera EP4CE10》（上）