Verilog 电平敏感时序控制

电平敏感时序控制"/>

Verilog 电平敏感时序控制

以计数器为例

1 always @（电平敏感列表）

这是我们最常用的，也是之前一直在用的。

always @(en, count)beginif (en)#20 count = count + 1;
end

2 always wait

之前没有用过，最近在夏宇闻的书上看到的。

在这种形式中，后面的语句块需要等待某个条件为真才能执行，Verilog语言用关键字wait来表示等待电平敏感的条件为真

alwayswait (en)#20 count = count + 1;

在该例子中，两块代码表达的意思是一样的，只不过采取了不同的形式，可能第一种形式是我们常见的，已经使用过的。他们都表示：

仿真器连续监视en的值，若其值为0，则不执行后面的语句，仿真会停顿下来。若其值为1，则在20个时间单位之后执行这条语句。如果en始终为1，那么count将每过20个时间单位加1。

注意 ：上述两段代码都是不可综合的。