七段数码管FPGA 实现"/>
共阴七段数码管FPGA 实现
共阴极电路图如下:
此处代码实现的是4-16译码器
// Module Function:数码管的译码模块初始化module LED (seg_data_1,seg_led_1);input [3:0] seg_data_1; //数码管需要显示0~9十个数字,所以最少需要4位输入做译码output [8:0] seg_led_1; //控制一个数码管需要9个信号 MSB~LSB=DIG、DP、G、F、E、D、C、B、Areg [8:0] seg [9:0]; //定义了一个reg型的数组变量,相当于一个10*9的存储器,存储器一共有10个数,每个数有9位宽initial //在过程块中只能给reg型变量赋值,Verilog中有两种过程块always和initial//initial和always不同,其中语句只执行一次beginseg[0] = 9'h3f; //对存储器中第一个数赋值9'b00_0011_1111,相当于共阴极接地,DP点变低不亮,7段显示数字 0seg[1] = 9'h06; //7段显示数字 1seg[2] = 9'h5b; //7段显示数字 2seg[3] = 9'h4f; //7段显示数字 3seg[4] = 9'h66; //7段显示数字 4seg[5] = 9'h6d; //7段显示数字 5seg[6] = 9'h7d; //7段显示数字 6seg[7] = 9'h07; //7段显示数字 7seg[8] = 9'h7f; //7段显示数字 8seg[9] = 9'h6f; //7段显示数字 9endassign seg_led_1 = seg[seg_data_1]; //连续赋值,这样输入不同四位数,就能输出对于译码的9位输出endmodule
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