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第4章系统设置的C语言程序设计.pdf

第4 章 系统设置的C 语言程序设计33

4.1 硬件结构33

4.1.1 系统时钟33

4.1.2 锁相环PLL (Phase Lock Loop)振荡器33

4.1.3 利用B 口的特殊功能产生振荡信号34

4.1.4 低电压监测/低电压复位 (LVD/LVR)34

4.1.5 看门狗计数器(WatchDog)35

4.2 系统设置的寄存器35

4.3 系统设置的C 函数37

4.4 系统设置的应用实例39

第4 章 系统设置的C 语言程序设计北阳电子内部技术资料

第4章 系统设置的 C 语言程序设计

4.1 硬件结构

这一章介绍的硬件主要是与系统时钟、PLL 、LVD 、LVR 、Watch_Dog 相关的部分。

4.1.1 系统时钟

unSP 时钟电路采用晶体振荡器电路，外接晶振采用32768Hz。图4.1 为SPCE061A 时钟电

路的接线图。

SPCE061A

XI/R XO

20pf 20pf

图4.1 SPCE061A 与振荡器的连接

32768Hz 实时时钟通常用于钟表、实时时钟延时以及其它与时间相关类产品。SPCE061A

通过对 32768Hz 实时时钟源分频而提供了多种实时时钟中断源。例如，用作唤醒源的中断源

IRQ5_2Hz，表示系统每隔0.5 秒被唤醒一次，由此可作为精确的计时基准。

32768Hz 的实时时钟经过PLL 倍频电路产生系统时钟频率(Fosc)，Fosc 再经过分频得到CPU

时钟频率(CPUCLK)可通过对 P_SystemClock( 写)($7013H)单元编程来控制。默认的 Fosc 、

CPUCLK 分别为24.576MHz 和Fosc/8 。用户可以通过对P_SystemClock 单元编程完成对系统时

钟和CPU 时钟频率的定义。

此外，32768Hz RTC 振荡器有两种工作方式：强振模式和自动弱振模式。处于强振模式时，

RTC 振荡器始终运行在高耗能的状态下。处于自动弱振模式时，系统在上电复位后的前7.5s 内

处于强振模式，然后自动切换到弱振模式以降低功耗。CPU 被唤醒后默认的时钟频率为Fosc/8，

用户可以根据需要调整该值。CPU 被唤醒后经过32 个时钟周期的缓冲时间后再进行其它的操作，

这样可以避免在系统被唤醒后造成ROM 读取错误。

4.1.2 锁相环 PLL (Phase Lock Loop)振荡器

PLL 电路的作用是将系统提供的实时时钟的基频(32768Hz)进行倍频，调整至49.152MHz、

40.96MHz、32.768MHz、24.576MHz 或20.480MHz 。系统默认的PLL 自激振荡频率为24.576MHz 。

PLL 的电路框图如图4.2 所示。我们可以从图中看出，Fosc 是由P_SystemClock 单元的第5、6、

7 位设定，CPUCLK 由第0、1、2 位设定。

北阳电子内部技术资料 33

第4 章 系统设置的C 语言程序设计北阳电子内部技术资料

Fosc=24.576MHz

锁相环(PLL) (默认) Fosc/n CPU时钟

32768Hz 晶振 系统时钟发生器

频率：20.48M，24.576M， n:1,2,4,8,16,32,64 (默认值: Fosc/8)

32.768M，40.96M，49.152M

b7 b6 b5 b2 b1 b0

系统时钟选频P_SystemClock单元的第7,6,5位