verilog报错记录一

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verilog报错记录一

作为一个刚入门FPGA的小白，这几天我对FPGA进行了初步的学习，也进行了上板实验，当然跑的是最简单的跑马灯实验，但是仍然遇到了不少的问题，直到昨天我才真正解决了这个问题，所以来写我的第一篇博客记录一下。确实是很开心。我犯的错误实在是太基础了，也很沙雕，希望大家看了不要笑。

在我以为我的程序编写完成之后，烧制到板子上却没有效果，我并不知道什么原因，后来请一位大神帮忙，才发现了问题。大家请看我原来的约束文件。

乍一看感觉好像四个led灯、button和reset的按钮都绑定了，但是，我却忘了最应该绑定的一个——时钟！也就是说，不绑定时钟，我烧纸到板子里它始终没有时钟输入，那怎么可能有效果呢！
后来把约束文件加了一行时钟约束。

这样就有了时钟输入，可以正常运行。
其他的我也遇到过一些小问题，例如

这个语法是正确的，由于我对verilog实在不怎么熟练，一开始我写成了
reg state [2:0];
然后在时序逻辑中给state赋值的时候总是出错，后来才发现原来是这种低级错误。具体的报错是

原因就是在定义state的时候，[2:0]的位置放错了，导致vivado以为它是1位的寄存器，所以在后面无法赋值。修改过后就好了。

哈哈这是我第一次写博客，主要是给自己记录一下，要是有幸能帮助到跟我一样的小白，那就更好了。