FPGA建模的一些小套路的积累

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FPGA建模的一些小套路的积累

1.对于接收模块，应该加入接收完成标志，便于识别。

2.对于输入，常常利用配置两个寄存器来实现脉冲边沿检测。

3.

不能在多个always块中写同一个寄存器。可以在一个always块中根据多个触发条件写同一个寄存器。

4.另外一个容易导致warning的地方是，在写数字的时候一定要写清楚数字的位数，比如1，就应该写成1'b1,因为在默认的情况下，会被视为32位，所以为了保证数据长度匹配就应该写清楚数字的位宽。

5.在出现错误的时候错误叉叉前面的小箭头可以打开查看详情。

6.在FPGA的板子中有nCEO这个管脚，它是在批量jtag的时候用的，所以平时不需要这个引脚的该功能，应该在assignme中配置为普通管脚。如下图：

7.在用modelsim仿真的时候，出现找不到文件的errro可能是由于测试文件名和测试模块命名不一样。