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Process corner-PVT：关于pvt corner的一些整理和思考

为了电路能够正常工作，fab需要保证生产的器件性能在一定范围内，由此通过实际生产的器件测量特性提出了器件模型，用于表征工艺对器件性能的影响。目前的硅基工艺，所说的器件性能一般指mos管的IV特性曲线。表现在电路中是cell delay。
mos管的沟道电流与工艺有关，材料有关，工作条件（外界温度，加的电压）有关。fab通过这三个方面提出了process corner的概念，表征器件性能。

工艺波动对器件性能的影响

工艺波动包括：掺杂浓度，制造时的温度，刻蚀程度等。
为了限定这一影响。提出了ff tt ss来限定器件性能的范围。ff即fast nmos fast pmos。

温度对器件性能的影响

已经制作完成的器件，Ids会随温度变化，主要是因为温度会影响掺杂半导体的导电性。掺杂半导体的导电性由两方面决定，一是迁移率，即载流子速度，迁移率随着温度的变化是先增大后减小。增大的原因是电离杂质散射占主导，减小的原因是晶格振动散射占主导。二是电阻率，即载流子数量，电阻率与杂质电离，本征激发同时相关，随温度升高先减小后增加再减小。很低的温度时，电阻率随温度升高而下降，即器件变快，温度到达杂质全部电离之后，电阻率变化不大，但迁移率随温度升高而降低，即器件变慢（温度反转效应）；温度高到导致本征激发后，主导因素从迁移率变为电阻率，电阻率会急剧变小，器件会变快，此时器件已经不能正常工作。硅的最高工作温度为250°。

电压对器件性能的影响

根据mos管的饱和工作区电流-电压特性，
源漏饱和电流随阈值电压增大而增大，即电压变高，可以使器件变快。

门电路延迟模型

NLDM（90nm以上）/ECSM（cadence）/CCSM(synopsys)都是器件级延迟模型。
输入电容/输入到输出的delay，输出transation
不同时序弧的输出delay/transation=f(输入pin转换时间transation time，输出pin load)
器件延迟模型
NLDM/CCS详细介绍

Q： 因此timing signoff时，timing不能满足时，采用降频或者升压的方式。这个方式具体造成的影响是？对setup和hold的影响一样吗？

Q: 实际后端在一个scenario下已经读取一个lib的cell delay信息（如ss_0p72_n40）和rc信息。为什么还要额外叠加derate?
cell delay+∂delay ；derate是为了表征电压和温度波动对cell delay的影响。
net delay+∂delay；由wire socv文件提供（PT）。

Q: signoff时的一个view（mode_pvt: func_ss0p65n40）除了MODE_PVT还有ccmax信息，为什么需要两者叠加？ccmax和rcmax的区别从哪里表示？
PVT表示的是cell delay（FEOL），ccmax表示的是net delay (BEOL)；ccmax和rcmax ，QRC抽取寄生参数调用的qrc tech file不一样。【参考mmmc file的构成】。