数字秒表设计仿真VHDL跑表,源码，视频

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数字秒表设计仿真VHDL跑表,源码，视频

名称：简单秒表设计仿真VHDL跑表

软件：Quartus

语言：VHDL

代码功能：

数字秒表功能描述 

本次练习只需要一个数码管(假设该数码管已被选中),实现数码管显示功能,具体要求如下(设数码管为共阳）

1)实现秒表计时功能。 

2)复位时,数码管显示

 3)数码管依次从0变到9显示。

2信号列表 clk:50MHz的工作时钟,输入 

系统复位信号,输入,低电平有效 

segment:8位,输出,数码管显示信号,共8位。由低到高,分别表示数码管的a,b,c,d,e,f,g,h。当该比特为0时,表示点亮相应位置;为1时熄灭。

本代码包含2个工程，2工程代码一样，但是一个使用modelsim仿真，一个使用quartus自带的wvf仿真。

演示视频：简单秒表设计仿真VHDL跑表_Verilog/VHDL资源下载

FPGA代码资源下载网：hdlcode

代码下载：

简单秒表设计仿真VHDL跑表_Verilog/VHDL资源下载名称：简单秒表设计仿真VHDL跑表（代码在文末付费下载）软件：Quartus语言：VHDL代码功能：数字秒表功能描述 本次练习只需要一个数码管(假设该数码管已被选中),实现数码管显示功能,具体要求如下(设数码管为共阳）1)实现秒表计时功能。 2)复位时,数码管显示 3)数码管依次从0变到9显示。2信号列表 clk:50MHz的工作时钟,输入 系统复位信号,输入,低电平有效 segment:8位,输.php?m=home&c=View&a=index&aid=201

部分代码展示

LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;
ENTITY miaobiao ISPORT (clk  : IN STD_LOGIC;--50MHzrst_n: IN STD_LOGIC;--复位segment: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--数码管显示信号);
END miaobiao;
ARCHITECTURE RTL OF miaobiao ISSIGNAL clk_out : STD_LOGIC;--1Hz时钟SIGNAL count   : integer;    SIGNAL cnt0_9 :integer;--秒
BEGIN
--时钟分频--计数PROCESS (clk,rst_n)BEGINIF(rst_n='0')THEN--复位count<=0;ELSIF(clk'EVENT AND clk = '1') THEN--IF(count=50000000)THEN--50MHz分频到1Hz需要计数50000000IF(count=500)THEN--仿真时将计数器改为500
count<=0;else
count<=count+1;--计数END IF;END IF;END PROCESS;
--时钟分频--输出秒脉冲信号clk_outPROCESS (clk,rst_n)BEGINIF(rst_n='0')THEN--复位clk_out<='0';ELSIF(clk'EVENT AND clk = '1') THEN--IF(count=50000000)THEN--50MHz分频到1Hz需要计数50000000IF(count=500)THEN--仿真时将计数器改为500
clk_out<='1';--输出1Hz秒计时信号else
clk_out<='0';END IF;END IF;END PROCESS;--秒计数PROCESS (clk_out,rst_n)BEGINIF(rst_n='0')THEN--复位cnt0_9<=0;ELSIF(clk_out'EVENT AND clk_out = '1') THEN--使用秒脉冲信号计数IF(cnt0_9<9)THEN--最大到9
cnt0_9<=cnt0_9+1;--加else
cnt0_9<=0;--清零END IF;

设计文档：

设计文档.doc ----quartus仿真

设计文档.doc ----modeslim仿真

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. modelism仿真图

6. quartus wvf仿真图