hdlbits系列verilog解答(向量）

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hdlbits系列verilog解答(向量）

文章目录

• • 一、问题描述
  • 二、verilog源码
  • 三、仿真结果

一、问题描述

可以将 32 位向量视为包含 4 个字节（位 [31：24]、[23：16] 等）。构建一个电路，该电路将反转 4 字节字的字节顺序。
AaaaaaaaBbbbbbbbCcccccccDddddddd => DdddddddCcccccccBbbbbbbbAaaaaaaa

当一段数据的字节序需要交换时，例如在小端x86系统和许多Internet协议中使用的大端格式之间，通常使用此操作。

二、verilog源码

module top_module(
input [31:0] in,
output [31:0] out );//

// assign out[31:24] = ...;
assign out[31:24] = in[7:0];
assign out[23:16] = in[15:8];
assign out[15:8] = in[23:16];
assign out[7:0] = in[31:24];        

endmodule

三、仿真结果

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