本文介绍了1秒ClkDivider模拟不工作的处理方法,对大家解决问题具有一定的参考价值,需要的朋友们下面随着小编来一起学习吧!
问题描述
我正在尝试使用100 MHz的CLK输入创建第二个CLK计数器,但当我模拟CLK分频器时,即使CLK输入是正确的,它也只将输出显示为X。我可能做错了什么?
1秒CLK分隔符:
module clkdiv( input clk, input [25:0] terminalcount, output reg clk_div ); reg [25:0] count; wire tc; assign tc = (count == terminalcount); always @ (posedge(clk)) begin if (tc) count <= 0; else count <= count + 1; end always @ (posedge(clk)) begin if (tc) clk_div = !clk_div; end endmodule测试平台:
module clockdivTB; // inputs reg clk; // make 100 MHz -- T = 10 ns // outputs wire newclk; // second clock -- connect test signals to clkdiv clkdiv slowclkCUT ( .clk(clk), .terminalcount(50000000-1), // 1 Hz .clk_div(newclk) ); // initialize inputs initial begin clk = 0; // create input clock 100MHz forever #5 clk = ~clk; end endmodule结果:
推荐答案输出为X,因为reg类型被初始化为X(未知)。您需要将输出初始化为已知值。出于模拟目的,您可以将clk_div和count设置为0,如下所示:
module clkdiv( input clk, input [25:0] terminalcount, output reg clk_div = 0 ); reg [25:0] count = 0; 但是,如果您想要综合您的逻辑,您可能需要添加一个重置输入。您可以从您的测试台驱动输入。 module clkdiv( input reset, input clk, input [25:0] terminalcount, output reg clk_div ); reg [25:0] count; wire tc; assign tc = (count == terminalcount); always @ (posedge(clk)) begin if (reset) count <= 0; else if (tc) count <= 0; else count <= count + 1; end always @ (posedge(clk)) begin if (reset) clk_div <= 0; else if (tc) clk_div <= !clk_div; end endmodule更多推荐
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